Detail publikace

Akcelerace šifry AES pomocí programovatelných hradlových polí

SMÉKAL, D. FROLKA, J. HAJNÝ, J.

Originální název

Akcelerace šifry AES pomocí programovatelných hradlových polí

Anglický název

Acceleration of AES using FPGA

Typ

článek v časopise - ostatní, Jost

Jazyk

čeština

Originální abstrakt

Článek se zabývá šifrováním na programovatelných hradlových polí FPGA (Field Programmable Gate Array). První část článku je zaměřena na analýzu současného stavu implementací asymetrických a symetrických šifer. V další části je popsán šifrovací algoritmus AES a jeho vlastní implementace pomocí programovacího jazyka VHDL. V poslední části, jsou uvedeny výsledky testování implementovaného algoritmu AES na kartě COMBO-80G, založené na FPGA firmy Xilinx řady Virtex-7.

Anglický abstrakt

This article deals with encryption on Field Programmable Gate Array (FPGA). The first part of the article fuses on the analysis of the current state of implementation of asymmetric and symmetric ciphers. The next section describes the encryption algorithm AES and its own implementation using VHDL programming language. In the last part, the test results of our implementation to network card COMBO-80G, based on FPGA Xilinx Virtex-7 are shown.

Klíčová slova

AES, FPGA, VHDL, implementace, šifrování, dešifrování, AddRoundKey, SubBytes, ShiftRows, MixColumns, NetCOPE

Klíčová slova v angličtině

AES, FPGA, VHDL, implementation, encryption, decryption, AddRoundKey, SubBytes, ShiftRows, MixColumns, NetCOPE

Autoři

SMÉKAL, D.; FROLKA, J.; HAJNÝ, J.

Vydáno

30. 6. 2016

ISSN

1213-1539

Periodikum

Elektrorevue - Internetový časopis (http://www.elektrorevue.cz)

Ročník

18

Číslo

3

Stát

Česká republika

Strany od

76

Strany do

82

Strany počet

7

URL

BibTex

@article{BUT126523,
  author="David {Smékal} and Jakub {Frolka} and Jan {Hajný}",
  title="Akcelerace šifry AES pomocí programovatelných hradlových polí",
  journal="Elektrorevue - Internetový časopis (http://www.elektrorevue.cz)",
  year="2016",
  volume="18",
  number="3",
  pages="76--82",
  issn="1213-1539",
  url="http://www.elektrorevue.cz/cz/download/akcelerace-sifry-aes-pomoci-programovatelnych-hradlovych-poli--acceleration-of-aes-by-using-fpga-/"
}