Akcelerace šifry AES pomocí programovatelných hradlových polí

Acceleration of AES using FPGA

Peer-reviewed article not indexed in WoS or Scopus

Článek se zabývá šifrováním na programovatelných hradlových polí FPGA (Field Programmable Gate Array). První část článku je zaměřena na analýzu současného stavu implementací asymetrických a symetrických šifer. V další části je popsán šifrovací algoritmus AES a jeho vlastní implementace pomocí programovacího jazyka VHDL. V poslední části, jsou uvedeny výsledky testování implementovaného algoritmu AES na kartě COMBO-80G, založené na FPGA firmy Xilinx řady Virtex-7.

This article deals with encryption on Field Programmable Gate Array (FPGA). The first part of the article fuses on the analysis of the current state of implementation of asymmetric and symmetric ciphers. The next section describes the encryption algorithm AES and its own implementation using VHDL programming language. In the last part, the test results of our implementation to network card COMBO-80G, based on FPGA Xilinx Virtex-7 are shown.

AES, FPGA, VHDL, implementace, šifrování, dešifrování, AddRoundKey, SubBytes, ShiftRows, MixColumns, NetCOPE

AES, FPGA, VHDL, implementation, encryption, decryption, AddRoundKey, SubBytes, ShiftRows, MixColumns, NetCOPE

SMÉKAL, D.; FROLKA, J.; HAJNÝ, J.

2017

30.06.2016

1213-1539

Elektrorevue - Internetový časopis (http://www.elektrorevue.cz)

18

3

Czech Republic

76

82

7

http://www.elektrorevue.cz/cz/download/akcelerace-sifry-aes-pomoci-programovatelnych-hradlovych-poli--acceleration-of-aes-by-using-fpga-/