Detail předmětu

Pokročilé číslicové systémy

FIT-PCSAk. rok: 2010/2011

Jazyk výuky

čeština

Počet kreditů

5

Základní literatura

Micheli G., High-Level Synthesis from Algorithm to Digital Circuit, ISBN 978-1-4020-8587-1, 2008 (EN)

Doporučená literatura

Přednáškové materiály v elektronické podobě.
Rabaey J., Pedram M.: Low Power Design Methodologies, Kluwer, ISBN 0792396308, 1996

Zařazení předmětu ve studijních plánech

  • Program IT-MGR-2 magisterský navazující

    obor MBS , libovolný ročník, zimní semestr, volitelný
    obor MIS , libovolný ročník, zimní semestr, volitelný
    obor MIN , libovolný ročník, zimní semestr, volitelný
    obor MMM , libovolný ročník, zimní semestr, volitelný
    obor MGM , libovolný ročník, zimní semestr, povinně volitelný
    obor MSK , libovolný ročník, zimní semestr, volitelný
    obor MPS , libovolný ročník, zimní semestr, volitelný
    obor MMI , 1. ročník, zimní semestr, povinně volitelný
    obor MBI , 2. ročník, zimní semestr, povinně volitelný
    obor MPV , 2. ročník, zimní semestr, povinný

Typ (způsob) výuky

 

Přednáška

26 hod., nepovinná

Vyučující / Lektor

Osnova

  • Přehled tradičních návrhových technik, algoritmů a nástrojů pro kombinační a sekvenční logické obvody.
  • Strukturovaný návrh. Návrhové strategie. Dekompozice návrhu. Návrhové systémy CAD
  • Úvod do jazyka VHDL.
  • Základní konstrukce jazyka VHLD. Simulace a syntéza.
  • Základní modelovací techniky jazyka VHDL.
  • Návrh na algoritmické úrovni.
  • Návrh na úrovni meziregistrových přenosů.
  • Návrhové techniky VHDL. Optimalizace návrhu podle různých hledisek.
  • Návrhový proces obvodů ASIC a PLD. Rychlé prototypování.
  • Modelování pro syntézu.
  • Návrh shora-dolů ve VHDL.
  • Příklady komplexních číslicových systémů popsaných ve VHDL.
  • Algoritmy pro automatizovaný návrh. Hardware/software co-design.

Cvičení na počítači

10 hod., nepovinná

Vyučující / Lektor

Osnova

  • Návrh, schéma a simulace úplné 4 bitové kombinační sčítačky s kaskádním přenosem.
  • Modelování a simulace kombinačních logických obvodů ve VHDL.
  • Modelování a simulace sekvenčních logických obvodů ve VHDL.
  • Modelování, simulace a implementace 16-ti bitové sekvenční násobičky popsané ve VHDL.

Projekt

16 hod., nepovinná

Vyučující / Lektor