Detail aplikovaného výsledku

Kompresor a dekompresor hlaviček pro 1 Gbps Ethernet, implementace pro FPGA

ŠTOHANZL, M.; FEDRA, Z.

Originální název

Kompresor a dekompresor hlaviček pro 1 Gbps Ethernet, implementace pro FPGA

Anglický název

1 Gbps Ethernet header compressor and decompressor, FPGA implementation

Druh

Software

Abstrakt

Kompresor a dekompresor hlaviček pro 1 Gbps Ethernet slouží k hardwarové implementaci komprese TCP/IP a UDP/IP hlaviček Ethernetového toku. Navržená komprese pracuje na úrovni linkové vrstvy. Modul kompresoru a dekompresoru je realizován tak, aby docházelo k co nejmenší latenci přenášených dat. Implementace byla testována na FPGA obvodu Altera Cyclone III (EP3C40F484C7).

Abstrakt aglicky

The header compressor and decompressor is designed for the hardware compression of 1 Gbps Ethernet headers like TCP/IP and UDP/IP. An implemented compression and decompression modules were designed with respect to the minimal delay of processed data, they work at link layer. The implementation was realized and tested at FPGA device Altera Cyclone III (EP3C40F484C7).

Klíčová slova

FPGA, compression, header, dictionary

Klíčová slova anglicky

FPGA, compression, header, dictionary

Umístění

http://www.urel.feec.vutbr.cz/index.php?page=software

Možnosti využití

výsledek využívá pouze poskytovatel

Licenční poplatek

Využití výsledku jiným subjektem je možné bez nabytí licence (výsledek není licencován)

www

http://www.urel.feec.vutbr.cz/index.php?page=software