Nástroje pro generování odolných architektur a hlídacích obvodů z jazyka VHDL

Tools enabling to develop fault tolerant architectures and checkers from VHDL

Software

Nástroje, které pro číslicový systém sestavený z komponent, jež jsou popsané v jazyce VHDL, vygeneruje různé varianty odolných architektur nebo hlídací obvod. Vstupem generátoru architektur je komponenta ve VHDL, výstupem je stejná komponenta implementovaná jako architektura TMR nebo duplex nebo jejich varianty. Vstupem generátoru hlídacích obvodů je popis chování komponenty v definičním jazyku a výstupem VHDL hlídací obvod.

Tools for generating different types of fault tolerant architectures from VHDL description of the components and their checkers.

tool, vhdl, fault tolerant architecture, checker

tool, vhdl, fault tolerant architecture, checker

http://www.fit.vutbr.cz/research/grants/index.php.cs?id=618

Využití výsledku jiným subjektem je v některých případech možné bez nabytí licence

http://www.fit.vutbr.cz/research/grants/index.php.cs?id=618