Narůstající složitost číslicových obvodů klade stále vyšší nároky na jejich testování. Uplatnění diagnostických principů se stalo nedílnou součástí syntézy číslicových obvodů. Současně s probíhající syntézou obvodu jsou tedy zvažovány možnosti jeho testování - např. pomocí metody úplný scan, částečný scan nebo autonomního testování (BIST). Posuzují se různé aspekty návrhu obvodu - z hlediska diagnostiky je důležitou vlastností řiditelnost/pozorovatelnost vstupů/výstupů prvků navrhovaného obvodu.Doposud publikované diagnostické metodiky uplatňované při syntéze obvodu jsou založeny na heuristických postupech, při nichž je analyzována struktura obvodu. Tyto heuristické postupy jsou různé pro různé typy obvodů. Cílem tohoto projektu je vytvoření formálního aparátu použitelného pro reprezentaci diagnostických vlastností jednotlivých prvků a obvodu jako celku a založeného na pojmech teorie množin, teorie grafů a matematické logiky. Použitelnost tohoto aparátu bude ověřena při tvorbě algoritmů využitelných při syntéze číslicového obvodu. Účinnost těchto postupů bude v průběhu řešení ověřována na testovacích obvodech (benchmark) a na obvodech vyvíjených pro praktické aplikace. Zároveň s tímto nosným tématem bude věnována pozornost metodám analytickým. Výsledky obou principů budou průběžně srovnávány. Bude rovněž posouzena možnost kombinace obou typů metodik.

Description in English
The growing complexity of integrated circuits confronts the manufacturers with the problem of testability. The implementation of diagnostic principles has become an integral part of the process of digital circuit synthesis. During the synthesis the topics of testability are evaluated simultaneously with the synthesis - e. g. full scan, partial scan or BIST methods. Different aspects of the circuit design are evaluated and the controllability/observability of the inputs/outputs of internal elements of the unit under design is an important feature. The diagnostic methodologies utilized during the circuit synthesis are based on heuristic approaches during which the structure of the circuit is analysed. These heuristic approaches are different for different types of circuits.The goal of this project is the development of formal tools which can be used to represent diagnostic features of a circuit and its internal elements, based on theory of sets, theory of graphs and mathematical logic concepts. The applicability of the formal tools will be verified on benchmark circuits and on circuits developed for practical applications. Together with this main theme the research into analytical approaches will be made. The results gained for both approaches will be currently compared. The possibility of combining both approaches will also be verified.

GA102/01/1531

Czech

Kotásek Zdeněk, doc. Ing., CSc. - principal person responsible

Department of Computer Systems
- responsible department (23.10.2001 - not assigned)
Faculty of Information Technology
- responsible department (1.1.2001 - not assigned)
Faculty of Information Technology
- co-beneficiary (23.10.2001 - 31.12.2003)
Faculty of Information Technology
- beneficiary (1.1.2001 - not assigned)

STRNADEL, J. Analýza a zlepšení testovatelnosti číslicového obvodu na úrovni meziregistrových přenosů. Brno: 2004. s. 0-0.
Detail

SEKANINA, L. Component Approach to Evolvable Systems. Brno: 2002. p. 0-0.
Detail

RŮŽIČKA, R. Formální přístup k analýze testovatelnosti číslicových obvodů na úrovni RT. Brno: 2002. s. 0-0.
Detail

RŮŽIČKA, R.; KOTÁSEK, Z.; SEKANINA, L. Sborník pracovního semináře "Počítačové architektury a diagnostika" pro studenty doktorského studia. Brno: Ústav počítačových systémů FIT VUT v Brně, 2003. s. 0-0. ISBN: 80-214-2471-0.
Detail

DRÁBEK, V. Montgomery Multiplication in GF(p) and GF(2^n). Brno: Brno University of Technology, 2003. p. 106-109. ISBN: 80-214-2452-4.
Detail

KOTÁSEK, Z.; RŮŽIČKA, R.; HLAVIČKA, J.; MARINISSEN, E.; NOVÁK, O.; STRAUBE, B. Proceedings of 5th International Workshop IEEE Design and Diagnostics of Electronic Circuits and Systems. Brno: Faculty of Information Technology BUT, 2002. p. 0-0. ISBN: 80-214-2094-4.
Detail

SEKANINA, L. Evolvable Components - From Theory to Hardware Implementations. Natural Computing Series. Natural Computing Series. Berlin: Springer Verlag, 2003. 194 p. ISBN: 3-540-40377-9.
Detail

SEKANINA, L. From Implementations to a General Concept of Evolvable Machines. Lecture Notes in Computer Science, 2003, vol. 2003, no. 2610, p. 424-433. ISSN: 0302-9743.
Detail

SEKANINA, L. Virtual Reconfigurable Circuits for Real-World Applications of Evolvable Hardware. Lecture Notes in Computer Science, 2003, vol. 2003, no. 2606, p. 186-197. ISSN: 0302-9743.
Detail

SEKANINA, L.; DRÁBEK, V. Soft-hardware. Vesmír, 2002, roč. 81, č. 7, s. 393-395. ISSN: 0042-4544.
Detail

SEKANINA, L. Image Filter Design with Evolvable Hardware. Lecture Notes in Computer Science, 2002, vol. 2002, no. 2279, p. 255-266. ISSN: 0302-9743.
Detail

MUSIL, V., VLČEK, K., MITRYCH, J., KOVALSKÝ, J. Návrh obvodů v jazycích VHDL a Verilog. Sdělovací technika, 2001, roč. 2001, č. 11,12, s. 16 ( s.)ISSN: 0036-9942.
Detail

RŮŽIČKA, R. Testable Design Verification Using Petri Nets. Proceedings of Euromicro Symposium on Digital System Design 2003. Los Alamitos, CA: IEEE Computer Society Press, 2003. p. 304-311. ISBN: 0-7695-2003-0.
Detail

KOTÁSEK, Z.; MIKA, D.; STRNADEL, J. Test scheduling for embedded systems. Proceedings EUROMICRO Symposium on Digital System Design - Architectures, Methods and Tools DSD 2003. Belek: IEEE Computer Society Press, 2003. p. 463-467. ISBN: 0-7695-2003-0.
Detail

KOTÁSEK, Z.; URBIŠ, H. USB-to-IDE Adapter Design and Implementation. 6th International Workshopn on Electronics, Control, Measurment and Signals. Liberec: Liberec University of Technology, 2003. p. 315-319. ISBN: 80-7083-708-X.
Detail

KOTÁSEK, Z.; TUPEC, P.; URBIŠ, H. Testing PCBs Based on Boundary Scan. Proceedings of International Carpathian Control Conference. Košice: The University of Technology Košice, 2003. p. 119-122. ISBN: 80-7099-509-2.
Detail

RŮŽIČKA, R.; ZBOŘIL, F. Representation of Datapath Structure in Predicate Logic and its Implementation in Prolog. Proceedings of International Carpathian Control Conference. Košice: The University of Technology Košice, 2003. p. 727-730. ISBN: 80-7099-509-2.
Detail

SEKANINA, L.; RŮŽIČKA, R. Easily Testable Image Operators: The Class of Circuits Where Evolution Beats Engineers. The 2003 NASA/DoD Conference on Evolvable Hardware. Los Alamitos: IEEE Computer Society Press, 2003. p. 135-144. ISBN: 0-7695-1977-6.
Detail

STRNADEL, J. Scan Layout Encoding by Means of a Binary String. Proceedings of 37th International Conference on Modelling and Simulation of Systems. Ostrava: Marq software s.r.o., 2003. p. 115-122. ISBN: 80-85988-86-0.
Detail

SEKANINA, L.; RŮŽIČKA, R. On the Automatic Design of Testable Circuits. Proceedings of IEEE Workshop on Design nad Diagnostics of Electronic Circuits and Systems. Poznań: Publishing House of Poznan University of Technology, 2003. p. 299-300. ISBN: 83-7143-557-6.
Detail

Responsibility: Kotásek Zdeněk, doc. Ing., CSc.