Přístupnostní navigace
E-application
Search Search Close
Master's Thesis
Author of thesis: Ing. Oliver Gurka
Acad. year: 2025/2026
Supervisor: doc. Ing. Jan Kořenek, Ph.D.
Reviewer: Ing. Lukáš Kekely, Ph.D.
Stateful packet processing is a key component of modern network security and monitoring systems. However, at throughput rates in the order of hundreds of Gbps, managing a large state space poses a significant challenge. This work proposes an FPGA architecture capable of stateful packet processing at a throughput of 400 Gbps with support for a large state space stored in external memory. The proposed solution extends the existing architecture through horizontal scaling and the addition of on-chip buffer memory, which reduces the load on external memory by storing records of significant network flows. The architecture was implemented and verified on an FPGA platform, with results confirming stable traffic processing at 400 Gbps with low latency and efficient DRAM memory management.
Stateful packet processing, backbone networks, FPGA, elephant flows, cache.
Date of defence
25.06.2026
Result of the defence
Defended (thesis was successfully defended)
Grading
A
Process of defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm A.
Topics for thesis defence
Language of thesis
Slovak
Faculty
Fakulta informačních technologií
Department
Department of Computer Systems
Study programme
Information Technology and Artificial Intelligence (MITAI)
Specialization
Embedded Systems (NEMB)
Composition of Committee
doc. Ing. Zdeněk Vašíček, Ph.D. (předseda) doc. Ing. Michal Bidlo, Ph.D. (místopředseda) doc. Mgr. Adam Rogalewicz, Ph.D. (člen) Ing. Marcela Zachariášová, Ph.D. (člen) doc. Dr. Ing. Otto Fučík (člen) Ing. Josef Strnadel, Ph.D. (člen)
Supervisor’s reportdoc. Ing. Jan Kořenek, Ph.D.
Diplomová práce řeší aktuální a technicky náročnou problematiku stavového zpracování síťových toků ve vysokorychlostních sítích. Student prokázal schopnost samostatně navrhnout, implementovat a experimentálně vyhodnotit komplexní hardwarovou architekturu na FPGA platformě. Výsledkem práce je funkční implementace, která dosahuje unikátních parametrů z hlediska propustnosti. Navržené řešení má široký potenciál pro praktické nasazení. Proto navrhuji hodnocení stupněm A – výborně.
Diplomová práce je zaměřena na návrh architektury pro stavové zpracování síťových toků při rychlosti 400 Gb/s s využitím externích pamětí. Jedná se o velmi náročné zadání, které vyžadovalo hluboké porozumění problematice stavového zpracování síťových toků i návrhu vysoce výkonných FPGA architektur s efektivním využitím paměťové hierarchie. Práce přirozeně navazuje na předchozí bakalářskou práci studenta a dále rozvíjí výsledky dosažené během jeho projektové praxe. Student všechny body zadání splnil v plném rozsahu. Za nejvýznamnější přínos považuji návrh a implementaci funkčního řešení, které bylo úspěšně ověřeno na reálné hardwarové platformě.
Práce vznikala průběžně a její dílčí části byly pravidelně konzultovány. Přestože část textu byla dopracována až v závěrečné fázi před odevzdáním, student průběžně reagoval na připomínky. V konečném důsledku se podařilo většinu připomínek a doporučení do finální verze práce zapracovat.
Výsledky práce mají především aplikační charakter. Navržená hardwarová architektura byla využita v rámci projektu FETA a její další využití se plánuje při monitorování a ochraně síťové infrastruktury sdružení CESNET.
Student samostatně nastudoval relevantní odbornou literaturu z oblasti FPGA akcelerace, stavového zpracování síťových toků a paměťových architektur. Prokázal dobrou orientaci v dané problematice a získané poznatky efektivně využil při návrhu a implementaci vlastního řešení.
Student pracoval během řešení práce samostatně a zodpovědně. Průběžně konzultoval dosažené výsledky a na konzultace přicházel vždy dobře připraven.
Grade proposed by supervisor: A
Reviewer’s reportIng. Lukáš Kekely, Ph.D.
Student vytvořil zajímavou implementaci architektury stavového zpracování toků pro čipy technologie FPGA optimalizovanou pro v součastnosti nejrychleší 400GbE linky. Implementace je již využívaná na reálné síti sdružením Cesnet jako součást jejich akcelerační platfromy. Kvalitou provedení a výkonem tato implementace nezaostává za realizacemi jiných částí této platformy. Praktické využití na síťových kartách s FPGA čipem je tedy jednoduše možné a potvrzené.
Celkově navrhuji hodnocení stupněm A.
Evaluation level: zadání splněno
Práce splnila všechny body zadání. Realizovány byly všechny požadované častí v dostatečné kvalitě.
Evaluation level: je v obvyklém rozmezí
Textová správa má obvyklý rozsah diplomové práce. Struktura připomíná spíše odborný článek, kdy je vymezení se vůči již existujícím architekturám popsáno ve vlastní kapitole. Celkově, nic významného v textu neschází a nic nepůsobí nadbytečným dojmem.
Práce jasně a výstižně uvádí zajímavé informace. Je jasná návaznost kapitol a text má velice dobrou logickou strukturu.
Technická správa je napsána kvalitní slovenštinou. Malou připomínkou je občasné použití zbytečných anglických pojmů. Z typografického pohledu je text vhodně formátován. Opět jenom drobné připomínky z pohledu občasného výskytu osamocených slov na koncích řádků nebo zbytečně dlouhých popisků obrázků a tabulek.
Autor používá a cituje relevantní primární zdroje pro odkazované technologie. Celkový počet referencí je trochu pod rámcem standardu diplomové práce. Chybí mi reference v kapitole 2, nebo jestli jde o autorovo vlastní dílo, alespoň odkazy na zavedenou teorii, z které vychází a na kterou navazuje/rozšiřuje.
Výsledkem práce je implementace pro akcelerované stovavé zpracování síťových toků na čipu technologie FPGA. Součástí implementace je také konfigurační API v jazyce C++ a Python pro ovládání funkce za provozu. Implementace všech částí byla podrobně otestována pomocí funkční verifikace a hardwarových testů na reálných kartách. Dosaženo je zároveň propustnosti dostatečné pro praktické vysokorychlostní nasazení na linkách o rychlostech od 100GbE do 400GbE.
Výsledná realizace je součástí firmwarového repozitáře platformy NDK, kde přidává zajímavou novou funkcionalitu. Praktické využití výsledků je možné v řešených výzkumných projektech sdružení Cesnet na reálných FPGA akcelerovaných síťových kartách. Doporučil bych také zkusit prezentovat výsledky práce na vhodné FPGA nebo síťové konferenci.
Evaluation level: obtížnější zadání
Student musel navrhnout a realizovat nejen relativně komplexní FPGA jednotku, ale také její softwarové řízení spolu s funkční verifikací celého systému.
Grade proposed by reviewer: A
Responsibility: Mgr. et Mgr. Hana Odstrčilová