Master's Thesis

Comprehensive analysis, design, and optimization of D flip-flop topologies in CMOS technology

Final Thesis 4.69 MB Appendix 25.19 kB

Author of thesis: Ing. Erik Voda

Acad. year: 2025/2026

Supervisor: Ing. Vojtěch Král

Reviewer: Ing. Jiří Šolc

Abstract:

This master's thesis focuses on the optimization and evaluation of flip-flop topologies for standard-cell design. Static, dynamic, semi-dynamic, sense-amplifier-based, and single-phase-clocked flip-flops are compared. The aim is to evaluate their behavior in terms of power consumption, leakage current, timing parameters, area, and reliability.

An automated simulation-based optimization framework was created for the pre-layout evaluation. The framework generates transistor sizing candidates, prepares netlists, runs ELDO simulations, extracts the required metrics, and uses Differential Evolution to guide the optimization process. Selected topologies were then implemented as physical layouts in Cadence Virtuoso. After parasitic extraction using the PEX flow with xACT 3D RCC settings, post-layout simulations were performed. Reliability simulations were also included to evaluate the effect of transistor aging on leakage current, power consumption, and clock-to-output delay.

The results show that no topology is optimal for all design targets. After layout extraction and aging evaluation, the 18TSPC topology achieved the best overall trade-off. MTGFF remained a robust reference topology, while SAFF, SDFF, and ACFF showed advantages for more specific design goals.

Keywords:

flip-flop topologies, standard-cell design, transistor-level optimization, Differential Evolution, ELDO simulation, parasitic extraction, CMOS reliability, transistor aging

Date of defence

09.06.2026

Result of the defence

Defended (thesis was successfully defended)

znamkaAznamka

Grading

A

Process of defence

Student seznámil státní zkušební komisi s řešením své diplomové práce. Zodpověděl otázky a připomínky oponenta. Dále odpověděl otázky komise: V Prezentaci jsi pracoval s časovými proměnnými TCQ, deltaTCQ. Interpretujte tyto veličiny. Čím je rozdíl v klopných obvodech způsoben. Můžete říct, jaká z Vašich buněk byla použita ve standartní knihovně a v jakém technologickém modu? Proč jste nepoužil ostatní layouty v programu? Layouty jste dělal sám?

Language of thesis

English

Faculty

Department

Study programme

Microelectronics (MPC-MEL)

Composition of Committee

doc. Ing. František Urban, CSc. (předseda)
prof. Ing. Jaromír Hubálek, Ph.D. (místopředseda)
doc. Ing. Juraj Marek, Ph.D. (člen)
Ing. Vladimír Levek, Ph.D. (člen)
Ing. Jan Ludvík (člen)
doc. Ing. Imrich Gablech, Ph.D. (člen)

Supervisor’s report
Ing. Vojtěch Král

Student se v diplomové práci zaměřil na analýzu, návrh, optimalizaci a vyhodnocení topologií klopných obvodů typu D pro digitální knihovny standardních buněk v technologii CMOS. Provedl hlubokou analýzu dostupných topologií D klopných obvodů, prostudoval jejich důležité parametry a implementoval automatizovaný optimalizační rámec založený na diferenciální evoluci. V tomto rámci optimalizoval rozměry tranzistorů s cílem najít řešení optimální z hlediska celkové spotřeby, svodového proudu a zpoždění mezi hodinovým signálem a výstupem. Dále se zaměřil na parametry, jako jsou setup a hold časy, minimální šířka hodinového pulzu a odhadovaná plocha. Všechny tyto parametry byly rovněž analyzovány pomocí metody Monte Carlo. Pro nejlepší kandidáty student vytvořil fyzické layouty bez DRC a LVS chyb a provedl post-layout simulace s extrakcí parazitních prvků. V práci však postrádám jejich přímé porovnání s výsledky ze schématického netlistu. Podle zadání student doplnil i simulace stárnutí pro zadané časové body a v závěru doporučil vhodné topologie pro různé aplikace. Z hlediska požadavků zadání hodnotím práci jako splněnou v plném rozsahu.

Po prezentační stránce je práce na několika místech nelogicky členěná a některé části předbíhají vysvětlení, které následuje až později. Nicméně výsledky jsou prezentovány správně. Co se týče rozsahu, vlastní textová část od úvodu po závěr se pohybuje spíše na spodní hranici obvyklého rozsahu diplomové práce a některé kapitoly mohly být zpracovány podrobněji. Na řadě stran v kapitole věnované jednotlivým topologiím navíc obrázek schématu doprovází jen krátký odstavec textu a zbytek stránky zůstává prázdný, což rozsah opticky nadhodnocuje a působí typograficky neuhlazeně. Samotná schémata navíc nemají jednotné měřítko. Například tranzistory jsou kresleny v různých velikostech, což celkový typografický dojem dále zhoršuje.

Po formální a jazykové stránce je práce velmi dobrá a je psána v angličtině, což u diplomové práce hodnotím velmi pozitivně. U některých částí je patrné, že vznikaly na poslední chvíli. Například slovenský abstrakt nesedí s tím, co je prezentováno dále v práci, neboť popisuje pouze část analyzovaných klopných obvodů. V textu se vyskytuje několik drobných faktických nepřesností. Například v analýze stárnutí je pro "typical corner" uvedena teplota 23 °C, která jednak nesouhlasí s hodnotou uvedenou na jiném místě práce a jednak neodpovídá běžné praxi, kde se pro typické podmínky používá zpravidla 25 °C nebo 27 °C v závislosti na technologii. Tato nepřesnost však neměla na výsledky podstatný vliv, neboť uvedené podmínky nebyly v daných parametrech dominantní. Práce s literaturou je na velmi dobré úrovni. Student použil 25 relevantních zdrojů věcně provázaných s původem jednotlivých topologií i s použitou metodikou.

Realizačním výstupem je funkční automatizovaný optimalizační rámec, přiložený skript de_ff_opt.py a metodika, kterou lze přímo využít při návrhu a charakterizaci sekvenčních standardních buněk. Hodnotu má rovněž sada validovaných layoutů a metodika srovnání pre-layout, post-layout a stárnutí. Skript je napsán čistě a robustně, včetně ošetření chyb běhu v prostředí LSF/ELDO a možnosti obnovení přerušeného běhu. Místy se v něm však objevují fragmenty staršího vývoje, například nepoužité položky konfigurace nebo neaktivní větev kódu. Vyhodnocení stárnutí je záměrně uváděno pouze relativně, neboť absolutní data jsou interní a nelze je publikovat. Výsledky práce jsou využitelné v praktickém návrhu.

Pokud jde o aktivitu během semestru, student byl v pravidelném kontaktu a snažil se vzniklé problémy řešit. Zadání občas neřešil zcela samostatně a spíše se obracel na vedoucího či kolegy, což je vzhledem k množství nových postupů, které si musel osvojit, pochopitelné. V některých dílčích rozhodnutích by studentovi prospělo se na chvíli více zastavit, zvážit možné alternativy a vyhodnotit, zda by nebylo vhodnější zvolit komplexnější či dlouhodobě lepší řešení, i když zvolený postup zadání splnil. I přes uvedené výhrady je výsledná práce velmi solidní a věcně v pořádku. Na základě výše uvedeného hodnotím práci 91 body a doporučuji ji k obhajobě. Points proposed by supervisor: 91

Grade proposed by supervisor: A

Reviewer’s report
Ing. Jiří Šolc

Na základě detailní analýzy předložené diplomové práce lze konstatovat, že student splnil komplexní požadavky oficiálního zadání. Práce se zabývá srovnáním, automatizovanou optimalizací a fyzickým návrhem celkem jedenácti topologií klopných obvodů typu D v CMOS technologii. Student úspěšně vyvinul vlastní optimalizační framework v jazyce Python, provedl rozsáhlé pre-layout simulace, navrhl fyzické layouty vybraných kandidátů v Cadence Virtuoso a následně realizoval post-layout simulace včetně analýzy časově závislé degradace v horizontech 1 až 10 let. Všechny body zadání tak byly z věcného hlediska naplněny.

Prezentační úroveň technické zprávy je obecně na dobré úrovni, text je rozsahově adekvátní, nicméně vykazuje určité nedostatky v logické posloupnosti a struktuře výkladu. Například v úvodní kapitole 1.1 autor při popisu elementárních principů poněkud nelogicky přeskakuje od obecného uchovávání signálu k principu master-slave a až na samotný závěr odstavce dodává, že zobrazený obrázek reprezentuje latch. Vhodnější by bylo představit latch ještě před přechodem k samotnému flip-flopu. Dále autor při popisu vlastností předpokládá, že obvod reaguje výhradně na nástupnou hranu, přestože obecně existují i zapojení reagující na hranu sestupnou. Podobně nekonzistentně působí, že zdůvodnění odlišných měřicích podmínek pro zpoždění a spotřebu se v textu objevuje opožděně až v kapitole 3.1.3, což čtenáře při prvním průchodu materiálem mate.

Formální úprava a grafické zpracování vykazují rezervy, které snižují celkový profesionální dojem z technické zprávy. Při představení jednotlivých topologií v kapitole 3 vznikla na stránkách velká množství prázdného, nevyužitého prostoru. Vizuálně rušivý je rovněž výrazný nepoměr mezi velikostmi hradel a symbolů na schématech v obrázcích 3.2 a 3.3. Drobné nepřesnosti lze nalézt také v popisech průběhů; u obrázku 2.1 by bylo vhodné explicitně uvést, pro jaký konkrétní obvod je průběh zobrazen, neboť výstup vykazuje negované chování, přičemž konzistentnější by bylo držet se schématu flip-flopu jako u navazujícího obrázku 2.2. Jazyková úroveň anglického textu je naopak velmi dobrá, autor se vyjadřuje s jistotou a terminologické chyby se prakticky nevyskytují. Oceňuji také transparentní přiznání limitovaného využití generativní AI v příloze.

Student využívá relevantní odbornou literaturu, kterou řádně cituje v textu. Celkem 25 citovaných pramenů, složených převážně z prestižních článků databáze IEEE, poskytuje autorovi dostatečnou teoretickou oporu. Práce s literaturou plně odpovídá standardům kladeným na diplomové práce, autor prokázal schopnost vyhledat a aplikovat moderní vědecké poznatky v oblasti nízkopříkonových digitálních struktur.

Odborná úroveň práce je vysoká a student prokázal velmi dobré inženýrské schopnosti. Při představení jednotlivých topologií oceňuji detailní argumentaci, proč byla daná zapojení zvolena, včetně odhadu jejich budoucích výhod či slabin. V praktické části student prokázal výborné zvládnutí návrhového prostředí Cadence Virtuoso. Výsledné layouty standardních buněk v kapitole 4.3 jsou navrženy čistě a plně respektují striktní geometrická a topologická pravidla pro tvorbu standardních knihoven. Škoda jen, že autor v teoretickém úvodu u popisu pulse-triggered struktury (obr. 1.3) opomněl zmínit fakt, že jistá část stavu je zde uchovávána dynamicky. Jistým odborným nedostatkem kapitoly 4.4 je také absence přehledného a přímého srovnání výsledků simulací na úrovni schématu (schematic) s výsledky po parazitní extrakci (post-layout). Tento rozdíl a jeho diskuse by v práci zaměřené na optimalizaci layoutu neměly chybět. Navzdory těmto výtkám je vytvořený optimalizační framework v Pythonu plně funkční a výsledky jsou prakticky využitelné při návrhu digitálních knihoven.

Bc. Erik Voda předložil inženýrsky hodnotnou práci s pokročilým praktickým výstupem. I přes drobné formální nedostatky v uspořádání textu, grafické disproporce některých schémat a obvodová zjednodušení v úvodních kapitolách práce splňuje všechny požadavky kladené na diplomovou práci.

Diplomovou práci doporučuji k obhajobě. Souhrnné navrhované hodnocení: 92 bodů Topics for thesis defence:
  1. V simulacích Monte Carlo pro ověření robustnosti obvodů vůči technologickému rozptylu (mismatch) uvažujete 50 statistických vzorků (samples). Považujete tento počet za dostatečný pro validní zhodnocení citlivosti CMOS technologie a jaký počet vzorků se standardně v průmyslové praxi pro tento typ analýzy doporučuje? Jak by se zvětšení počtu vzorků projevilo na výpočetním čase Vašeho optimalizačního frameworku?
  2. Můžete specifikovat, jaké časové parametry hran (transition times / slew rates) vstupního signálu byly použity v simulačních skriptech a jaký vliv má strmost těchto hran na dosahované výsledky časových závislostí u zkoumaných flip-flopů?
  3. V kapitole 3.3.1 uvádíte, že některé rozměry tranzistorů navržené optimalizačním algoritmem byly následně ručně přepsány. Vysvětlete, na základě jakých kritérií jste se rozhodoval a proč byly modifikovány rozměry pouze u vybraných tranzistorů?
Points proposed by reviewer: 92

Grade proposed by reviewer: A

Responsibility: Mgr. et Mgr. Hana Odstrčilová