Master's Thesis

Utilization of the Atlys FPGA Kit for Hardware-in-the-Loop Simulation and Automatic Code Generation

Final Thesis 8.54 MB Appendix 9.02 MB

Author of thesis: Bc. Radovan Mylbachr

Acad. year: 2025/2026

Supervisor: Ing. Michal Bastl, Ph.D.

Reviewer: Ing. Jan Králík, Ph.D.

Abstract:

This thesis presents the design and implementation of a hardware-in-the-loop (HIL) testing system based on the Atlys FPGA kit, with the goal of enabling the deployment of a Simulink model onto an FPGA and its use as a real-time simulator for testing control units. Following a theoretical section covering FPGA architecture, HDL code generation using the Simulink HDL Coder, and the basic principles of HIL testing, the thesis describes the design of an auxiliary HDL project that provides the necessary input/output interfaces and ensures compatibility with code generated by the Simulink HDL Coder. The system also includes a Simulink project template guiding the user through the conversion of the model to fixed-point data types and the generation of HDL code, a printed circuit board with analog converters, and a desktop application for monitoring and configuring the HIL simulation. The functionality of the complete system is verified on a DC motor model and a magnetic levitation model by comparing the responses of control units connected to the simulator with those obtained when connected to the real hardware.

Keywords:

HIL, hardware-in-the-loop, FPGA, Simulink HDL Coder, VHDL, HDL code generation, DC motor, magnetic levitation

Date of defence

15.06.2026

Result of the defence

Defended (thesis was successfully defended)

znamkaAznamka

Grading

A

Process of defence

Při obhajobě student nejprve prezentoval svoji diplomovou práci, následně byly přečteny posudky a student odpovídal na dotazy oponenta. Obhajoba byla komisí hodnocena jako výborná.

Language of thesis

English

Faculty

Fakulta strojního inženýrství

Department

Institute of Solid Mechanics, Mechatronics and Biomechanics

Study programme

Mechatronics (N-MET-P)

Composition of Committee

RNDr. Vladimír Opluštil (předseda)
doc. Ing. Robert Grepl, Ph.D. (místopředseda)
doc. Ing. Jiří Krejsa, Ph.D. (člen)
doc. Ing. Radoslav Cipín, Ph.D. (člen)
Ing. Dalibor Červinka, Ph.D. (člen)
Ing. Michal Bastl, Ph.D. (člen)
Ing. Peter Zavadinka, Ph.D. (člen)
doc. Ing. David Fojtík, Ph.D. (člen)

Supervisor’s report
Ing. Michal Bastl, Ph.D.

Pan Mylbacher se ve své diplomové práci zabýval generováním kódu pro FPGA z prostředí Simulink. V práci využil vývojový kit Atlys. Práci považuji za náročnou, protože programování FPGA a jazyky HDL se v daném oboru detailně nevyučují.

Práce obsahuje kvalitní rešerši dané problematiky, na kterou navazuje vlastní zpracování, zejména se zaměřením na možnosti HIL testování na dostupném hardwaru. V práci je popsán postup generování matematických modelů pro FPGA, včetně problematiky pevné řádové čárky. Některé periferní části student navrhl a implementoval samostatně v jazyce HDL. Nad rámec zadání vytvořil také GUI rozhraní a DPS pro zpracování analogových signálů.

Výsledky práce jsou demonstrovány na ukázkových úlohách, konkrétně na modelu stejnosměrného motoru, především se signály reprezentujícími inkrementální enkodér. Pro ověření student využil také platformu s mikrokontrolérem STM32. Druhým modelem je levitující kulička, která reprezentuje nelineární systém.

S přístupem studenta jsem byl jako vedoucí práce velmi spokojen, stejně jako s odevzdanou písemnou prací, která je dobře strukturovaná a po formální stránce kvalitně zpracovaná. Práci proto doporučuji k obhajobě a hodnotím ji známkou výborně/A.
Evaluation criteria Grade
Splnění požadavků a cílů zadání A
Postup a rozsah řešení, adekvátnost použitých metod A
Vlastní přínos a originalita A
Schopnost interpretovat dosažené výsledky a vyvozovat z nich závěry A
Využitelnost výsledků v praxi nebo teorii B
Logické uspořádání práce a formální náležitosti A
Grafická, stylistická úprava a pravopis A
Práce s literaturou včetně citací A
Samostatnost studenta při zpracování tématu A

Grade proposed by supervisor: A

Reviewer’s report
Ing. Jan Králík, Ph.D.

Pan Mylbachr se ve své práci zabývá možností využití Field programing gate arrays (dále jen FPGA) kitu jakožto simulátoru pro Hardeare-in-the-Loop (dále jen HIL) a automatické generování kódu pro toto použití. V první části se práce zabývá rešerší k FPGA a generování kódu. V kapitole 3. se řeší architektura a návrh HIL systému, v této kapitole však dochází k míchání převzaté teorie a vlastní práce studenta. V poslední kapitole se student zabývá testování systému na dvou vzorových úlohách, DC motoru a magnetické levitace, u obou testů HIL simulace funguje.

Po formální stránce musím Panu Mylbachrovi vytknout velké množství volných znaků v celé práci. Některé obrázky v práci mají velmi malé písmo a jsou tedy nečitelné (třeba obr 4.14). U graf porovnávající výsledky fixed point a floating point plovoucí počet desetinných míst zhoršuje čitelnost, navíc mi zde chybí nějaké určení který průběh je vlastně blíže realitě, když se liší. Řešení je však i přes tyto nedostatky na vysoké úrovni a použitelné i v praxi. Práci doporučuji k obhajobě a po zodpovězení otázek navrhuji na hodnocení A, tedy výborně.
Evaluation criteria Grade
Splnění požadavků a cílů zadání A
Postup a rozsah řešení, adekvátnost použitých metod A
Vlastní přínos a originalita A
Schopnost interpretovat dosaž. výsledky a vyvozovat z nich závěry B
Využitelnost výsledků v praxi nebo teorii A
Logické uspořádání práce a formální náležitosti B
Grafická, stylistická úprava a pravopis C
Práce s literaturou včetně citací B
Topics for thesis defence:
  1. Jaké jsou omezení pro použití na novém zařízení?
  2. Jaké operační systémy podporují Xilinx ISE Design Suite, které je potřebné pro běh FPGA kitu?
  3. Co vyjadřuje -2 speed grade (tab 2.9)?

Grade proposed by reviewer: A

Responsibility: Mgr. et Mgr. Hana Odstrčilová