Studentovi byla v počáteční fázi projektu udělena základní doporučení k vyhledávání a použití informačních pramenů, přičemž kromě několika výchozích materiálů si byl schopen zbývající iniciativně dohledat sám. V technické zprávě uváděné reference bych označil za vhodně zvolené a použité.

Závěrečná fáze a odevzdání projektu se odehrávalo v poněkud hektickém tempu, kdy již nezbyl prostor na pečlivou analýzu dosažených výsledků. Měl jsem možnost připomínkovat asi dvě verze technické zprávy s určitým odstupem před termínem odevzdání, nicméně tyto ještě nezahrnovaly všechny potřebné detaily. I přesto byly alespoň některé připomínky vedoucího reflektovány.

V technické zprávě se na začátku popisuje problematika návrhu instrukčních sad a architektury procesoru v jazyce Codal. Při popisu jednotlivých možností realizace aritmetických operací se však některé aspekty moc nediskutují (např. přesnosti iteračních algoritmů, kde bych očekával matematické či experimentální odvození) či obsahují zavádějící informace. V textu se často mluví o hradlech pro implementaci elementárních prvků, jako je poloviční sčítačka, přičemž autor pak implementuje systém na FPGA s LUT tabulkami, takže je to irelevantní. Navíc i při základní ASIC implementaci by se došlo k závěru, že tato hradla jsou přímo řešena na úrovni CMOS. Základní informace jsou však v textu uvedeny.

Autor implementoval v jazyce Codal sčítání, násobení (ve 4 variantách) a dělení (1 varianta využívající tato 4 násobení) pro SIMD zpracování instrukcí. Implementace mi byla předvedena a podle popisu autora je na základě manuálního testování funkční. Vlastní součásti však nebyly podrobeny funkčnímu testování – pro vybrané moduly je nutné vytvořit testy ověřující aritmetickou správnost instrukcí.

Největší slabina je však to, že zadání explicitně požadovalo vyhodnocení více algoritmů dělení, což autor udělal pro 4 implementace stejného iteračního algoritmu, ale nevyhodnotil základní implementaci dělení v použitém procesoru (non-restoring divider). Není vůbec vyhodnocena možnost různého stupně zřetězení iteračního algoritmu, vliv na celkový průběh počítání benchmarkových programů a vyhodnocení je provedeno pouze na jednom FPGA. Očekával bych vyhodnocení aspoň na více variantách FPGA a také po syntéze do ASIC obvodů - buď s využitím komerčních či open-source nástrojů.

Evaluation level: zadání splněno pouze částečně

Autor provedl rešerši existujících algoritmů pro sčítání, násobení a dělení. Měl porovnat jejich složitost a HW náročnost (bod 4 zadání), což řešil pouze z pohledu toho, co jednotky obsahují. Fyzicky implementoval pouze Newton-Raphson iterační algoritmus dělení (v jazyce Codal), ve kterém vytvořil dvě varianty násobení. Očekával bych porovnání např. vůči děličce existující v dodaném RISC-V procesoru.

Vlastní vyhodnocení různých aplikačních scénářů (bod 7) je provedeno pouze pro varianty implementací algoritmu násobení a aplikační scénář není řešen. Očekával bych porovnání vůči základní implementaci nevektorizované variantě dělení z pohledu času, energie a HW prostředků,

Autor ve své práci používá relevantní zdroje, které jsou dobře odkazovány.